Все що ви хотіли дізнатися про розробку і виробництві мікросхем, але соромилися запитати

Панове! Я вже писав про майбутні семінари Чарльза Данчека, що містять повний лікнеп по всіх етапах проектування і виробництва мікросхем, але з тих пір виникли доповнення:

* По-перше, до семінарів приєдналася Cadence Design Systems, одна з двох провідних компаній в області автоматизації проектування мікросхем. Cadence представить годинну доповідь з програмою в кінці цього поста.

Реєстрація на сайті http://edunano.ru/doc/6335690702352234538 (UPD: мабуть, первісна реєстрація переповнилася. Але роснановцы сказали що якщо перший зал переповниться, вони виділять зал побільше. Напишіть на емейл Yulia.Osaulets@rusnano.com)

* По-друге, до семінарів приєдналися чотири провідних російських компаній-проектувальників мікросхем: АТ «НІІМА «Прогрес», АТ «БАЙКАЛ ЕЛЕКТРОНІКС», ТОВ «ЛАБСИСТЕМС» і ВАТ НВЦ «ЕЛВІС». Кожна з них зробить публічну презентацію з інформацією, яку ви за інших обставин як правило не зможете отримати без NDA.

* По-третє, на додаток до офіційної програми семінарів в Москві, Санкт-Петербурзі і Києві ми вирішили організувати неформальні зустрічі зацікавлених у вигляді прогулянки спочатку по Москві в неділю, 30 жовтня.Ви зможете показати Чарльзу Данчеку Москви (він в перший раз в Росії) і запитати про проектування чіпів.

Ми хочемо, щоб в наступних рік розширити такі заходи на регіон Новосибірськ-Томськ, у зв'язку з чим ось вітальне відео з дівчиною з новосибірського академмістечка:



Пояснення: РОСНАНО і Місіс організовують семінар Nanometer ASIC в Москві, але в Пітері такий семінар організовує Університет ІТМО, а в Києві — КПІ і КНУ, лабораторія «Лампа» КПІ та студентське workspace «Білка» КПІ.

Деталі про зустріч і семінари — під катом:



Формат неформальної зустрічі буде той же, що і формат схожою минулорічної зустрічі (що правда була без Чарльза Данчека). Зустрічаємося в 12 годин дня в неділю 30 жовтня, вихід метро Смоленська синьої гілки метро (традицію точки зустрічі ми перейняли від МІФІ-шників). Після цього ми йдемо в 15.00 обідати в Жан-Жак на Нікітському бульварі, щоб перепозиціонувати Жан-Жак з місця зустрічей креативних гуманітаріїв у місце зустрічей суворих інженерів мікроелектронної промисловості.



Інформація про семінар «Спеціалізовані інтегральні схеми наноуровня»

Семінар знайомить слухачів з поетапною розробкою інтегральних схем спеціального призначення (далі – ASIC) за технологіями наноуровня (32 нм і нижче).

Інформація про лектора: Чарльз Данчек (Charles Dancak)

Міжнародний експерт, професор Каліфорнійського університету в Санта Крус в Кремнієвій Долині, інженер управлінського апарату компанії Synopsys протягом 10 років.

Отримав MSEE в університеті штату Вісконсін-Медісон, а також ступінь магістра в галузі фізики твердого тіла в Політехнічному інституті Нью-Йорка (Бруклін). Викладав у восьми країнах. Працював у компаніях Teradyne, Cadence і Silicon Компілятори.

В рамках семінару будуть розглянуті наступні питання:

ЕТАП 1: СПЕЦИФІКАЦІЯ

• Принципи роботи елементів І-НЕ та АБО-НЕ, топологія стандартної клітинки, придатної для синтезу.
• Специфікація КМОП чіпа як продукту на папері: таблиця характеристик; дослідження реалізованості; вартість чіпа.
• Екосистема бізнесу ASIC без власних виробничих потужностей (fabless); параметри технологічного процесу; пластини для шатл-запусків; інші ключові деталі планування.
• Наочний приклад: Broadcom 1103 CMOS Ethernet IP phone chip (CMOS чіп для IP-телефонії).

ЕТАП 2: ПРАКТИЧНА РОЗРОБКА

• Приклад: написання коду RTL для простої цифрової функції на SystemVerilog.
• Як інструменти синтезу НВІС перетворять RTL опис у оптимізовані схеми із стандартних осередків.
• Обчислення затримок на логічному рівні, виходячи з даних стандартних бібліотечних осередків та оціночних значень довжин кіл.
• Синтез з коду RTL в логіку, специфічну конкретної технології. Накладення обмежень на період тактових сигналів.
• Тимчасові характеристики одного циклу тактового сигналу: чи можуть нові дані пройти критичний шлях протягом одного циклу.
• Написання RTL тверджень за аналогією з виконуваними коментарями, які перевіряються за допомогою симуляторів або засобами FEC (формальної верифікації).

Підрозділ: Проектування на основі IP-блоків

• Формати IP-блоків: програмні (синтезуються), апаратні (програмовані), топологічно-жорсткі. Як формат впливає на ціну.
• Типи IP-блоків: Центральний процесор (CPU), процесор цифрової обробки сигналів (DSP), графічний процесор (GPU), блок обробки радіосигналів (RPU), криптографія, цифрові інтерфейси, аналогові схеми.
• Класи IP-блоків центрального процесора: блоки початкового рівня для MCU і IoT, середнього рівня для ефективних вбудованих систем, високопродуктивного рівня. Багатоядерні блоки; гомогенні і гетерогенні обчислення.
• Шини та мережі на кристалі. Використання інтерфейсних конструкцій мови SystemVerilog для того, щоб инкапсулировать шинні з'єднання з лаконічним і багаторазово використовуваних кодуванням.

Підрозділ: радіочастотний/аналоговий дизайн

• Типовий маршрут проектування для внутрикристального радіочастотного/бездротового проектування, несприйнятливою до варіацій процесу.
• Приклад: проектування генератора, керованого напругою (VCO), до топології GDSII.
• Написання Verilog-AMS моделі VCO для виявлення помилок, подібних неправильної полярності або пересіченим сигналами.

ЕТАП 3: ФУНКЦІОНАЛЬНА ПЕРЕВІРКА

• Еволюція випробувального стенду: від простого стенду рівня блоку до багаторівневого стенду системи, що використовує транзакції; обмежені випадкові впливу (CRV); вбудовані затвердження SystemVerilog; критерій функціонального охоплення.
• Формальна перевірка еквівалентності для підтвердження: функціональність не зміниться після введення ланцюгів сканування, впровадження тактового сигналу і змін, внесених у ручному режимі (ECOs).
• Емуляція на апаратних засобах: побудова апаратної моделі на основі FPGA, що є ідеальним для ранньої налагодження для розроблюваного, але ще не виробленого, чіпа.

ЕТАП 4: ІМПЛЕМЕНТАЦІЯ

• Синтез перевіреного вихідного коду RTL, задоволення тимчасовим вимогам, обмежень по площі і т. д.
• Обробка тактових сигналів під час логічного синтезу та фізичного проектування. Конвергенція доменів синхросигналов.
• Порушення часових характеристик. Методи виправлення. Обчислення затримок елементів і ланцюгів.
• Фізичні етапи проектування: топологічне планування, розміщення стандартних осередків, синтез дерева тактового сигналу, трасування.
• Підготовка кристала до виробництва: розводка електроживлення, усунення перевантажень або надмірного падіння напруги (IR drop), перевірка правил проектування (DRC).

Підрозділ: Дизайн для тестування

• Вставка ланцюга сканування системи, генерація тестових шаблонів для виявлення помилок типу константа, замикань (bridging) і помилок затримки.
• Вбудована самодіагностика для блоків пам'яті (MBIST) і логічних блоків (LBIST і STUMPS).
• Організація периферійного сканування по периферії чіпа для тестування на рівні плат.

Підрозділ: передача у виробництво

• Які причини порушення цілісності сигналів, подібних перехресних перешкод?
• Що таке геометричні (DRC) і електричні (ERC) правила. Чому використовуються нестандартні правила.
• Звірка топології і схеми (LVS) для того, щоб підтвердити відповідність топології зі схемним описом.
• Загальний GDSII файл, геометричне опис оттрассированной топології всього кристала.
• Завантаження GDSII файлу на виробництво масок. Підготовка до створення маски (OPC).

ЕТАП 5: ВИРОБНИЦТВО

• Як база даних GDSII використовується для створення набору точних масок або фотошаблонів. Що обмежує роздільну здатність?
• Основні методи виготовлення: фотолітографія, окислення, іонна імплантація, металізація, IMD, CMP.
• Як інноваційні розробки, подібні подвійний літографії, забезпечують виконання закону Мура в сьогоденні і майбутньому.

Підрозділ: FEOL виробництво (нанесення напівпровідникових структур)

• Ізоляція дрібними канавками (Shallow-trench isolation) – секрет для економічної обробки КМОП пластин.
• Формування затвора полікремнію (включаючи HKMG) та імплантація стоку/витоку.
• Виготовлення комплементарних транзисторів n і p-типу – основи інвертора.

Підрозділ: BEOL виробництво (нанесення шарів металу)

• Як наноситься шар Металу 1 за допомогою нанесення мідного орнаменту (copper damascene processing).
• Ізоляція кожного шару металу від наступного (IMD), формування контактів/перехідних міжшарових з'єднань.
• Бампирование пластин, призначених для flip-chip корпусірованія. Wire-bond (разварка дротом).
• Розбраковування пластин: тестування для виявлення придатних кристалів для корпусірованія.

ЕТАП 6: ВІДБРАКОВУВАННЯ

Упаковка кристала з допомогою flip-chip або wire-bond, тестування, перевірка на мінімальну швидкодію і відбраковування для використання в системі замовника протягом терміну придатності продукту. Включає:

Підрозділ: Проектування корпуса і збірка
• Спільна розробка корпусу: електричні, теплові, механічні міркування.
• Технології flip-chip і wire-bonding.
• Потік сигналу поза кристала, через шари металу, RDL шар, бампы, висновок для PC плати. Моделювання впливу корпусу.
• Кремнієві переходи і технології 3D корпусірованія.

Підрозділ: Тестування і Діагностика

• В межах ATE: Як тестовий вектор виявляє одну константну помилку мільйонів на мікросхемі.
• Shmoo plots (тексто-графічні діаграми); аналіз роботи чіпа при технологічно граничних умовах.
• Функціональне тестування на діапазоні частот; вимірювання fmax і статичного Iddq.

Підрозділ: Перевірка кремнію

• Розробка перевірочної плати з призначеним для користувача (FPGA) обладнанням для випробування пристрою на необхідній частоті.
• Використання логічних аналізаторів, логів скан-тестів, JTAG портів і, нерідко, інструментарію на чіпі.
• Технології виправлення помилок, пов'язаних з виправленнями в масках шарів металу, що дозволяють використовувати запасні елементи або тригери.

В рамках семінару будуть представлені приклади того, як інструменти САПР використовуються в реальних проектах АТ «НІІМА «Прогрес», АТ «БАЙКАЛ ЕЛЕКТРОНІКС», ТОВ «ЛАБСИСТЕМС» і ВАТ НВЦ «ЕЛВІС».

Програма семінару «Спеціалізовані інтегральні схеми наноуровня»

Місце проведення: НИТУ «Місіс», головний корпус, аудиторія Б-636.

31.10.16

9.00—9.30 Реєстрація

9.30—9.45 доповідача

9.45—10.45 Етап 1: Специфікація

Мікросхеми: основні поняття, історичний погляд, ключові відкриття, перемикачі n-типу і р-типу, КМОП-логіка.

10.45—11.00 Перерва

11.00—12.00 Етап 1: Опис мікросхем (продовження)

Екосистема фаблесс НВІС. Вартість чіпа.

12.00—13.00 Етап 2: Практична розробка

Написання коду RTL на SystemVerilog для простої логічної функції (serializer, сериалайзер). Синтез в нетлист на основі стандартних осередків. Розрахунок затримок. Один цикл синхронізації. Виправлення порушень синхронізації. RTL затвердження.

Демо-кейс АТ «НІІМА «Прогрес».

13.00—14.00 Обід

14.00—15.00 Етап 2: Практична розробка (продовження)

[спільна презентація з Юрієм Панчулом, Imagination Technologies]
Підрозділ: проектування Систем на Кристалі (Рнк) на основі IP-ядер і шин. Основні типи IP-ядер. Шини і інтерфейси на кристалі.

Демо-кейс АТ «БАЙКАЛ ЕЛЕКТРОНІКС».

15.00–15.15 Перерва

15:15-16.00 Етап 2: Практична розробка (продовження)
Підрозділ: бездротовий (RF)/аналогове проектування і моделювання.

16.00—17.30 Етап 3: Функціональна Верифікація

Еволюція тестових наборів, від базових на блочному рівні до багатошарових на системному рівні. Верифікація випадковими вибірками з обмеженнями (CRV). Контроль тверджень SystemVerilog. Верифікація формальної еквівалентності (FEC). Апаратна емуляція на основі ПЛІС.

17.30—18.00 Підсумки:

Обговорення, питання і відповіді.

18.00—19.00 Тематична презентація Cadence Design Systems

«Маршрут фізичного проектування цифрових НВІС з використанням платформи Cadence Innovus».

01.11.16

9.00—9.45 Реєстрація ранкова кава

9.45—10.45 Етап 4: Імплементація

Фінальний синтез. Перехід від логічного до фізичного. Технологічний файл: базові шари; шари металу; паразитні опору і ємності. Базове планування; розміщення стандартних осередків; синтез дерева синхронізації; трасування (глобальна і детальна). Рішення проблем збіжності завдання трасування.

Демо-кейс ТОВ «ЛАБСИСТЕМС».

10.45—11.00 Перерва

11.00—11.30 Етап 4: Імплементація (продовження)

Підготовка кристала до виробництва: розміщення контактних майданчиків; розводка електроживлення; надмірне падіння напруги (IR drop); DFM; перевірка стандартних та рекомендованих правил проектування.

11.30—12.00 Етап 4: Імплементація (продовження)

Підготовка до виробництва. Перехід від розробки до виготовлення. Фінальна перевірка геометричних і електричних правил проектування (DRC, ERC). Звірка топології і схеми (LVS). Створення GDSII файлу.

Демо-кейс ВАТ НВЦ «ЕЛВІС».

12.00—13.00 Етап 5: Виробництво: нанесення напівпровідникових структур, FEOL

Від бази даних GDSII до набору масок. Нанесення напівпровідникових структур з бази даних проекту на кристал шар за шаром. Кроки початкового етапу (front-end). Базові шари (напівпровідникові структури) інвертора.

13.00—14.00 Обід

14.00—15.00 Етап 5: Виробництво: нанесення шарів металу, BEOL (продовження)

Стек шарів металізації. Мідь: чому і як? Шари металізації не однакові. Шар перерозподілу вводу-виводу (RDL — ReDistribution Layer). Кроки кінцевого етапу (back-end). Закінчена схема інвертора.

Розбраковування пластин.

15.00—15.15 Перерва

15.15—16.15 Етап 6: Відбраковування

Підрозділ: Проектування корпуса і його складання. 3-D корпусирование. Тестування і тестопригодность. Діагностика чіпа для замовника. Shmoo plots (тексто-графічні діаграми) і робота чіпа при граничних технологічних умовах. Статистичні флуктуації технологічного процесу.

16.15—17.00 Етап 6: Відбраковування (продовження)

Перевірка кремнію: останній шанс знайти помилки. Техніка виправлення помилок, часто за рахунок виправлення в масках шарів металу, що дозволяє використовувати запасні елементи або тригери. Питання довготривалої надійності. Підготовка до виробництва.

17.00—18.00 Підсумки:

Обговорення, питання і відповіді.

Програма від Cadence:

Маршрут фізичного проектування цифрових НВІС з використанням платформи Cadence Innovus.

— Знайомство з Innovus

— Технології масової паралелізації для збільшення продуктивності

— Нове покоління алгоритмів розміщення GigaPlace

— Інноваційний підхід до синтезу дерева синхронізації CCOpt

— Покращений движок трасування NanoRoute

— Сучасні алгоритми багатофакторної оптимізації GigaOpt

— Підтримка найсучасніших технологічних процесів аж до 7 нм

— Тісна інтеграція з інструментами sign-off

— Інтеграція з платформою аналогового проектування через загальну базу даних OpenAccess

Два приклади софтвера від Cadence з інших семінарів та виставок:

1. Тул для синтезу Genus — ось фрагмент його презентації в червні на виставці Design Automation Conference 2015 в Сан-Франциско:





2. Симуляція і верифікація. Ось як виглядає налагодження процесорного ядра MIPS microAptiv UP з пакету MIPSfpga в середовищі SimVision. Назви сигналів mpc_ на waveform — це master pipeline control (контроль головного конвеєра):



Джерело: Хабрахабр

0 коментарів

Тільки зареєстровані та авторизовані користувачі можуть залишати коментарі.